FIR數字濾波器分布式算法的原理及FPGA實現論文
摘要：在利用FPGA實現數字信號處理方面，分布式算法發揮著關鍵作用，與傳統的乘積-積結構相比，具有并行處理的高效性特點。詳細研究了基于FPGA、采用分布式算法實現FIR數字濾波器的原理和方法，并通過XilinxISE在Modelsim下進行了仿真。
關鍵詞：分布式算法DALUTFPGAFIR
數字濾波器正在迅速地代替傳統的由R、L、C元件和運算放大器組成的模塊濾波器并且日益成為DSP的一種主要處理環節。FPGA也在逐漸取代ASIC和PDSP，用作前端數字信號處理的運算（如：FIR濾波、CORDIC算法或FFT）。乘累加運算是實現大多數DSP算法的重要途徑，而分布式算法則能夠大大提高乘累加運算的效能。
1傳統的乘累加結構FIR數字濾波器基本理論
FIR濾波器被稱為有限長脈沖響應濾波器，與IIR數字濾波器相對應，它的單位脈沖響應h(n)只有有限個數據點。輸入信號經過線性時不變系系統輸出的過程是一個輸入信號與單位脈沖響應進行線性卷積的過程，即：
式中，x(n)是輸入信號，y(n)是卷積輸出，h(n)是系統的單位脈沖響應。可以看出，每次采樣y(n)需要進行L次乘法和L-1次加法操作實現乘累加之和，其中L是濾波器單位脈沖響應h(n)的'長度。可以發現，當L很大時，每計算一個點，則需要很長的延遲時間。
2乘累加運算的位寬分配
DSP算法最主要的就是進行乘累加運算。假設采樣信號的位寬用N來表示，則N位與N位的乘累結果需要2N位的寄存器來保存；如果兩個操作數都是有符號數，則乘積只有2N-1個有效位，因為產生了兩個符號位。
為了使累加器的結果不產生溢出，需要對累加器進行冗余設計，也就是說要在累加器2N的位寬上多設計出K位，累加器的長度M計算方式如下（L為濾波器的長度）：
對于無符號數：M=2N+K=2N+log2L
對于有符號數：M=2N=K=2N+log2L-1
3乘累加運算的分布式算法原理分析
得益于XilinxFPGA查找表結構的潛能，分布式算法在濾波器設計方面顯示出了很高的效率，自20世紀90年代初以來越來越受到人們的重要。分布式算法是基于查找表的一種計算方法，在利用FPGA實現數字信號處理方面發揮著重要的作用，可以大大提高信號的處理效率。它主要應用于數字濾波、頻率轉換等數字信號處理的乘累加運算。
分布式算法推導如下：
設Ak是已知常數（如濾波器系數、FFT中的正弦/余弦基本函數等），xk(n)是變量，可以看作是n時刻的第k個采樣輸入數據，y(n)代表n時刻的系統響應。那么它們的內積為：
其中，xk(n)變量可以寫成下面的格式：
式中，B為數據格式的字長,xkb是變量的二進制位，只有“0”和“1”兩種狀態。將（2）式代入（1）式得：
4FPGA實現過程中查找表的構造方法
根據以上論述，括號中的每一乘積項代表著輸入變量的某一位與常量的二進制“與”操作，加號代表著算術和操作，指數因子對括號中的值加權。如果事先構造一個查找表，該表存儲著括號中所有可能的組合值，就可以通過所有輸入變量相對應位的組合向量（XNb,X(N-1)b,...x1b）對該表進行尋址，該查找表稱為DALUT。DALUT的構造規則如表1所示。
5采用分布式算法實現FIR數字濾波器
為了說明問題，以一個三個系數的FIR數字濾波器為例設計分布式算法，字寬也設置為三位。設FIR數字濾波器系數為：h(0)=5,h(1)=2,h(2)=3。
在進行FPGA設計時，該表以組件Component形式構建，設置為ROM結構，提供輸入尋址端口table_in,輸出端口table_out。FPGA算法的結構圖如圖2所示。
算法實現中的幾個關鍵問題為：
（1）采用狀態機實現分布式算法的狀態轉移
狀態機的實現如圖3所示，設置三個狀態s0、s1、s2。狀態s0完成數據的裝入，數據寄存器需要成對出現，一個完成數據的延遲，另一個完成數據的移位，并將狀態轉移到s1；狀態s1完成查找表功能、數據移位和分布式算法的乘累加運算，數據移位一個數據寬帶后將狀態轉移到s2;狀態s2完成數據的輸出，并將狀態轉移到s0。利用狀態機可以條理清楚地簡化計算過程，在算法實現時發揮著關鍵的作用。
（2）系統時鐘與數據輸入時鐘的關系
根據上述的狀態轉移關系，可以得出：每輸入一個數據，在下一次數據輸入之前，需要在狀態s1停留一個數據寬帶（三位）的時鐘時間，在s2停留一個時鐘的數據輸出時間。也就是說，系統時鐘頻率應是數據輸入頻率的5倍，即fclkock=5fxin。
（3）分布式算法中的乘累加式公推導及核心代表實現
設B是數據的字寬，Pn是分布式算法第n位的結果，則有：
有了該關系式，就可以通過for...loop循環，使用一條語句完成
分布式乘累加算法。具體如下：
fornin0toB-1loop
P:=p/2+tableout(n)*2B-1;
Endloop;
6算法仿真驗證與結論
本文實現的FIR濾波器在Xilinx的集成開發環境ISE下利用ModelSim進行了仿真。當輸入數據為7，3，1...時，仿真輸出依次為35,29,32,16...,與乘累加方式FIR濾波算法得出的結果完全一致。假設查找表和PDSP的通用乘法器延時時間相同，分布式算法的等待時間是Br,通用乘法器的等待時間是N1。可見，對于位寬較小的數據來說，分布式算法的執行速度遠高于乘累加運算。可見，利用FPGA實現分布式計算大大提高了計算的速度，在高速信號處理中發揮著重要作用。
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