設(shè)計驗證崗位職責(zé)（精）

　　在當(dāng)今社會生活中，很多地方都會使用到崗位職責(zé)，崗位職責(zé)具有提高內(nèi)部競爭活力，更好地發(fā)現(xiàn)和使用人才的作用。大家知道崗位職責(zé)的格式嗎？以下是小編為大家整理的設(shè)計驗證崗位職責(zé)，希望對大家有所幫助。

設(shè)計驗證崗位職責(zé)1

　　從事國家重大工程項目的'fpga/ic設(shè)計及驗證工作，主要包括文檔審查、靜態(tài)時序分析、功能仿真、形式化驗證、板級測試等;任職要求:

　　1)認(rèn)識verilog/vhdl中的一門語言，了解psl、sva等斷言;

　　2)具有較為扎實(shí)的數(shù)字芯片設(shè)計驗證基礎(chǔ)，認(rèn)識fpga設(shè)計驗證流程;

　　3)認(rèn)識ise、libero、quartus等fpga開發(fā)工具，modelsim/vcs仿真工具之一;

　　4)具有良好的團(tuán)隊合作精神、交流協(xié)調(diào)本事及文字表述本事;

　　5)電路、通信、信號處理、計算機(jī)、微電子及相關(guān)專業(yè);

　　6)具有英語四級以上水平。

設(shè)計驗證崗位職責(zé)2

　　ic設(shè)計驗證工程師西安紫光國芯半導(dǎo)體有限公司西安紫光國芯半導(dǎo)體有限公司,華芯半導(dǎo)體,西安紫光國芯,西安紫光國芯半導(dǎo)體有限公司,紫光國芯以下聘請職位均為公司設(shè)計服務(wù)部門的工程師職位,為上海大型國際ic公司以及國內(nèi)頂端ic公司提供on-site設(shè)計服務(wù)。西安紫光國芯的設(shè)計服務(wù)部門可以提供高端設(shè)計服務(wù),具備從設(shè)計規(guī)格到芯片流片完整流程的設(shè)計閱歷,包括:設(shè)計實(shí)現(xiàn)、功能驗證、綜合和dft、物理實(shí)現(xiàn)、時序和物理檢查、流片。公司在過去幾年中勝利為客戶完成了十幾款soc在65nm/40nm/28nm/14nm工藝上的soc芯片設(shè)計和流片,協(xié)助客戶低成本的、高效的實(shí)現(xiàn)產(chǎn)品化,是目前國內(nèi)最大的設(shè)計服務(wù)外包服務(wù)商,所服務(wù)的客戶均為國際知名大型芯片設(shè)計公司以及國內(nèi)頂端芯片設(shè)計公司,具備一流的技術(shù)及設(shè)計環(huán)境以及良好的文化氛圍,我們的員工在客戶端擔(dān)當(dāng)核心技術(shù)板塊,使其能夠迅速穩(wěn)定成長。

　　我們各個業(yè)務(wù)板塊均提供先進(jìn)的設(shè)計開發(fā)環(huán)境,良好的`企業(yè)文化以及人文關(guān)心,優(yōu)厚的薪酬待遇,完美的休假體系,全面的社會及商業(yè)保險。誠邀有志ic事業(yè)的人才加盟共同進(jìn)展! responsibilities:

　　1. according to the design specification, be responsible for the verification plan and verification objective definition.

　　2. test-bench development (modeling, assertions, checkers, monitors, score-board, regressions, coverage), test-case development (sequence, vrad) and integration.

　　3. work with random verification methodology(vmm, ovm, uvm, erm) 4. work as an independent verification engineers to check the design functionality at soc module level and chip level.

　　5. work as interface with front-end and back-end engineer to optimize or review the design architecture and implementation.

　　6. verilog or vhdl coding according to design specification or external/internal ip integration.

　　7. support the post simulation with gate-level verilog or vhdl net list. requirements:

　　1. either bachelor, master or phd in microelectronics, electronic engineering, or related field, 2+ years of verification working experience. 2. experience with verification language (specman/e-language, system-verilog, vera)

　　3. experience with rtl coding and simulators (modelsim, nc-sim). 4. basic knowledge of script language (perl, tcl, c-language and so on) 5. knowledge about 2g/3g/lte handset baseband architecture, arm, ahb architecture is a plus.

　　6. knowledge about baseband chip peripheral (usb2.0/usb3.0, ssic, mipi) is a plus.

　　7. team oriented, love to work in young, international and highly motivated teams.

　　8. good command of english

設(shè)計驗證崗位職責(zé)3

　　芯片設(shè)計驗證工程師崗位職責(zé)

　　工作職責(zé):

　　1.負(fù)責(zé)soc芯片noc架構(gòu)設(shè)計、仿真與實(shí)現(xiàn)2.負(fù)責(zé)soc性能分析與優(yōu)化，功耗預(yù)估

　　任職資歷:

　　1.認(rèn)識計算機(jī)體系結(jié)構(gòu)

　　2.精通amba總線協(xié)議

　　3.有過至少一種商用noc產(chǎn)品的開發(fā)閱歷，例如arteris，netspeed，sonics。

　　4.認(rèn)識芯片前端開發(fā)流程，嫻熟使用nlint/spyglass/vcs等相關(guān)工具。 5.了解bsp，linux內(nèi)核等基礎(chǔ)學(xué)問，可以舉行軟件硬件功能劃分6.了解芯片后端流程，可以按照floorplan、時序狀況以準(zhǔn)時鐘域、電源域狀況，調(diào)節(jié)noc架構(gòu)

　　7.良好的.交流本事和團(tuán)隊合作本事工作職責(zé): 1.負(fù)責(zé)soc芯片noc架構(gòu)設(shè)計、仿真與實(shí)現(xiàn)2.負(fù)責(zé)soc性能分析與優(yōu)化，功耗預(yù)估任職資歷:

　　1.認(rèn)識計算機(jī)體系結(jié)構(gòu)

　　2.精通amba總線協(xié)議

　　3.有過至少一種商用noc產(chǎn)品的開發(fā)閱歷，例如arteris，netspeed，sonics。

　　4.認(rèn)識芯片前端開發(fā)流程，嫻熟使用nlint/spyglass/vcs等相關(guān)工具。 5.了解bsp，linux內(nèi)核等基礎(chǔ)學(xué)問，可以舉行軟件硬件功能劃分6.了解芯片后端流程，可以按照floorplan、時序狀況以準(zhǔn)時鐘域、電源域狀況，調(diào)節(jié)noc架構(gòu)

　　7.良好的交流本事和團(tuán)隊合作本事

設(shè)計驗證崗位職責(zé)4

　　epb算法設(shè)計與驗證工程師上海匯眾上海匯眾汽車創(chuàng)造有限公司,上海匯眾,匯眾招聘崗位: epb算法設(shè)計與驗證工程師工作地點(diǎn):上海市浦東南路1493號數(shù)量: 2人

　　學(xué)歷要求:碩士及以上學(xué)歷

　　專業(yè)要求:車輛工程、控制工程或相關(guān)專業(yè)英語本事:英語cet6以上

　　經(jīng)歷要求:有3年以上底盤電控產(chǎn)品開發(fā)經(jīng)受性別要求:不限

　　年齡要求:不限

　　經(jīng)驗要求: 3年以上底盤電控產(chǎn)品的控制算法的設(shè)計驗證閱歷其他要求:熱愛這個行業(yè)、勤學(xué)肯干,具有團(tuán)隊配合精神工作職責(zé):

　　1)按照電子駐車系統(tǒng)(epb)算法代碼舉行控制算法驗證工作; 2)通過相關(guān)的.工具,如tessy,qac,polyspace等舉行軟件單元測試; 3)編寫算法軟件單元測試用例;

　　4)撰寫控制算法軟件驗證相關(guān)的報告和文檔; 5)認(rèn)識軟件釋放流程,管控軟件發(fā)布質(zhì)量。優(yōu)先閱歷和技能:

　　1)精通控制理論;具有汽車系統(tǒng)動力學(xué)、制動系統(tǒng)等專業(yè)學(xué)問; 2)具有開發(fā)電子制動系統(tǒng)項目的經(jīng)受者優(yōu)先,包括epb、abs、tcs、esp等;

　　3)嫻熟使用matlab/simulink等建模工具;嫻熟使用tessy,qac,polyspace等測試軟件;認(rèn)識c語言; 4)認(rèn)識misra c規(guī)章;

　　5)有歐美外資、合資企業(yè)的工作經(jīng)受者優(yōu)先。 【第6篇】芯片設(shè)計驗證崗位職責(zé)

設(shè)計驗證崗位職責(zé)5

　　芯片設(shè)計驗證工程師瀚芯詢問上海瀚芯商務(wù)詢問有限公司,瀚芯詢問,瀚芯soc芯片設(shè)計驗證工程師asic verification engineer position: ic design verification engineer, or above level location: shanghai

　　responsibilities:

　　-understanding the expected functionality of designs. -developing testing and regression plans.

　　-verification with verilog / system verilog / uvm

　　-setup verification testbench in module level and chip level, define and execute verification plan with full functional coverage. -designing and developing verification environment. -running rtl and gate-level simulations/regression.

　　-code/functional coverage development, analysis and closure. requirements:

　　-ic verification skills and basic knowledge of logic and circuit design, good communication and problem solving skills.

　　-system verilog, vmm/ovm/uvm verification methdology. -industry standard asic design and verification -master's degree with 5+ years of experience

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